Modul 2 Percobaan 1
2. Alat dan Bahan
[Kembali]
a. Panel DL2203D
b. Panel DL2203S
c. Panael DL2203C
 |
| Module D'Lorenzo |
 |
| Jumper |
e. IC 74LS112A (JK filp flop)
f. IC 7474 (D Flip Flop)
g. Switch (SW-SPDT)
Gambar 7. Switch
j. Power Supply
i. Logicprobe atau LED
Gambar 8. Logic Probe
3. Rangkaian Simulasi [Kembali]
gambar rangkaian pada percobaan 1 menggunakan De Lorenzo
.png)
gambar rangkaian pada percobaan 1 menggunakan proteus
4. Prinsip Kerja Rangkaian
[Kembali]
Rangkaian pada percobaan 1 ini menggunakan JK flip flop dengan PRESET dan CLEAR, dan D flip flop dengan PRESET dan CLEAR. Untuk inputnya adalah switch dengan 7 saklar yang diberi nama B0 – B6 yang dihubungkan dengan VCC. B0 dihubungkan ke CLEAR di kedua flip flop, B1 dihubungkan dengan PRESET di kedua flip flop juga. B2 dihubungkan dengan J pada JK flip flop. B3 dihubungkan dengan CLOCK (yang aktif pada fall time) pada JK flip flop. B4 dihubungkan dengan K pada JK flip flop. B5 dihubungkan dengan D pada D flip flop. B6 dihubungkan dengan CLOCK (yang aktif pada rise time) pada D flip flop. JK flip flop memiliki 2 output yaitu Q dan Q’, begitu juga dengan D flip flop juga memiliki 2 output yaitu Q dan Q’. Setiap output dihubungkan dengan logic probe sebagai penanda adanya keluaran dari masing masing flip flop.
Prinsip kerja rangkaian ini yaitu dengan memvariasikan input dari flip flop dengan mengganti-ganti 7 switch, apakah mati atau hidup. Sesuai dengan table kebenarannya maka output dari masing masing flip flop akan bervariasi juga.
Contoh pada percobaan ke-1 variasi ke-1 dengan kondisi B0(R)=0, B1(S)=1, B2(J)=don't care, B3(CLK)=don't care, B4(K)=don't care, B5(D)=don't care, dan B6(CLK)=don't care didapat output pada JK flip-flop Q=0 dan Q'=1 dan D flip-flop Q=0 dan Q'=1. Hal ini dikarenakan karena nilai pada input kaki RS tidak sama sehingga RS flip-flop yang aktif sedangkan D flip-flop dan JK-flip-flop tidak aktif sehingga output yang keluar sesuai tabel kebenaran RS flip-flop Q=0 dan Q' = 1
5. Video Rangkaian
[Kembali]
video penjelasan rangkaian percobaan 1
6. Analisa
[Kembali]
Soal analisa yang diberikan ada 3 yakni:
1. Bagaimana jika B0, dan B1 sama-sama diberi logika 0, apa yang terjadi pada rangakaian?
jawab:
Pada percoboan yang telah dilakukan, pada rangkaian J-k flip flop Input R berasal dari B0 dan input S berasal dari B1, jika kedua input deberi logika 0 maka input yang aktif yaitu R-S dimana input bekerja pada aktif low / aktif rendah, sehingga untuk output keluaran akan tetap atau tidak berubah dari output sebelumnya, dan setelah dicobakan lewat proteus dan De Lorenzo hasil atau output keluaran tetap yaitu tidak mengalami perubahan dari output sebelumnya. Dimana kondisi ini disebut dengan kondisi tetap
2. Bagaimana jika B3 diputuskan/tidak dihubungkan pada rangkaian apa yang terjadi pada rangkaian!
jawab:
Pada percoboan yang telah dilakukan, sebelumnya diputuskan B3 ke clock, clock bekerja sebagai activ low / activ rendah, sedangkan setelah diputuskan B3 ke clock fungsi tidak lagi sebagai aktif low dimana berpengaruh pada inout J--K atau JK tidak akan aktif meskipun input RS tidak aktif. Hal ini menyebabkan input J-K tidak akan mempengaruhi output yang dilakukan karena input J-K bergantung pada ada atau tidaknya clock
3. Jelaskan apa yang dimaksud dengan kondisi toogle, kondisi not change, dan kondisi terlarang pada flip flop!
jawab:
Kondisi toogle adalah kondisi dimana outputnya selalu berganti nilai pada setiap pergantian kondisi clock aktif. Misal pada kondisi sebelumnya output dari clock adalah Q=0, maka pada kondisi selanjutnya nilai Q akan berubah dari 0, 1, 0, 1, 0, 1, dst setiap pergantian kondisi aktif clock. Berikut contoh dari output toogle ketika clock active HIGH.
.png)
Gambar Output dari kondisi toogle
Kondisi not change adalah kondisi pada flip-flop ketika nilai yang dikeluarkan oleh output tidak berganti, misal pada waktu t0 = adalah saat pergantian clock, misal output Q pada t0 adalah 0, kondisi not change menyatakan bahwa nilai output Q pada t1 juga bernilai 0, begitupun sebaliknya
Kondisi terlarang adalah sebuah kondisi pada flip flop ketika nilai kedua output adalah sama (Q = Q'). Nilai ini secara prinsip aljabar boolean tidak diperbolehkan karena besar nilai Q harus berkebalikan dengan Q'. Nilai ini akan menyebabkan terjadinya ketidakpastian nilai output apabila kedua input diubah secara langsung secara bersamaan.
7. Link Download
[Kembali]
Download HTML disini
Donwload Rangkaian Simulasi disini
Download Video Simulasi disini
Download Datasheet ic 74LS112A disini
Download Datasheet ic 7474 disini
Tidak ada komentar:
Posting Komentar